diff --git a/前端感知系统通信协议 (ICD) V2.0.md b/前端感知系统通信协议 (ICD) V2.0.md
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--- a/前端感知系统通信协议 (ICD) V2.0.md	
+++ b/前端感知系统通信协议 (ICD) V2.0.md	
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   - "**前端感知系统通信协议 (ICD) V2.0**"
 date created: 星期一, 十二月 8日 2025, 9:01:09 上午
-date modified: 星期一, 十二月 8日 2025, 5:47:25 下午
+date modified: 星期一, 十二月 8日 2025, 6:08:02 晚上
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 # **前端感知系统通信协议 (ICD) V2.0**
@@ -623,16 +623,3 @@ FPGA 内部需维护一个寄存器 `Last_Executed_SeqID`（初始化为 0）。
 2. **高速数据包**: 依赖链路层（Ethernet FCS）校验。
     
     - 应用层不额外增加 CRC 字段，以节省 FPGA 逻辑资源并降低 PCIe 带宽开销。链路层校验错误的包会被网卡（NIC）直接丢弃，SPS 软件层通过 Sequence ID 即可感知丢包。
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-## **附录: 关键改进对比**
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-|**特性**|**V1.0 (旧版)**|**V2.0 (新版)**|**优势**|
-|---|---|---|---|
-|**角度定义**|`int16` (0.0025° LSB)|`double` (IEEE 754)|消除量化误差，支持软硬件解耦|
-|**频率定义**|`uint8` (Index)|`uint64` (Hz)|支持任意频率捷变|
-|**校验算法**|XOR / CRC-16|**CRC-32C**|极高的错误检出率，抗突发干扰|
-|**数据对齐**|1-Byte Packed|**Header/Payload 分离**|开启 CPU Zero-Copy 和 GPU Direct Access|
-|**MTU**|1500 (默认)|**9000 (Jumbo)**|CPU 中断负载降低 6 倍|
-|**波形加载**|固化/有限参数|**RMA 动态加载**|支持任意复杂波形 (AI 生成波形)|